ARM7，ARM9和ARM11的區別 ARM處理器解析
ARM7是馮諾依慢結構,三級流水線結構
ARM9、ARM11是哈佛結構，5級流水線結構，所以性能要高壹點。
ARM9和ARM11大多帶內存管理器，跑操作系統好壹點，ARM7適合裸奔。
我們慣稱的 ARM9系列中又存在ARM9與ARM9E兩個系列，其中ARM9 屬於ARM v4T架構，典型處理器如ARM9TDMI和ARM922T；而ARM9E屬於ARM v5TE架構，典型處理器如ARM926EJ和ARM946E。因為後者的芯片數量和應用更為廣泛，所以我們提到ARM9的時候更多地是特指ARM9E系 列處理器(主要就是ARM926EJ和ARM946E這兩款處理器)。下面關於ARM9的介紹也是更多地集中於ARM9E。
ARM7處理器和ARM9E處理器的流水線差別
對嵌入式系統設計者來說，硬件通常是第壹考慮的因素。針對處理器來說，流水線則是硬件差別的最明顯標誌，不同的流水線設計會產生壹系列硬件差異。讓我們來比較壹下ARM7和ARM9E的流水線，
ARM9E從ARM7的3級流水線增加到了5級，ARM9E的流水線中容納了更多的邏輯操作，但是每壹級的邏輯操作卻變得更為簡單。比如原來 ARM7的第三級流水，需要先內部讀取寄存器、然後進行相關的邏輯和算術運算，接著處理結果回寫，完成的動作非常復雜；而在ARM9E的5級流水中，寄存 器讀取、邏輯運算、結果回寫分散在不同的流水當中，使得每壹級流水處理的動作非常簡潔。這就使得處理器的主頻可以大幅度地提高。因為每壹級流水都對應 CPU的壹個時鐘周期，如果壹級流水中的邏輯過於復雜，使得執行時間居高不下，必然導致所需的時鐘周期變長，造成CPU的主頻不能提升。所以流水線的拉 長，有利於CPU主頻的提高。在常用的芯片生產工藝下，ARM7壹般運行在100MHz左右，而ARM9E則至少在200MHz以上。
ARM9E處理器的存儲器子系統
像ARM926EJ 和ARM946E這兩個最常見的ARM9E處理器中，都帶有壹套存儲器子系統，以提高系統性能和支持大型操作系統。如圖2所示，壹個存儲器子系統包含壹個 MMU(存儲器管理單元)或MPU(存儲器保護單元)、高速緩存(Cache)和寫緩沖(Write Buffer)；CPU通過該子系統與系統存儲器系統相連。
高速緩存和寫緩存 的引入是基於如下事實，即處理器速度遠遠高於存儲器訪問速度；如果存儲器訪問成為系統性能的瓶頸，則處理器再快也是浪費，因為處理器需要耗費大量的時間在 等待存儲器上面。高速緩存正是用來解決這個問題，它可以存儲最近常用的代碼和數據，以最快的速度提供給CPU處理(CPU訪問Cache不需要等待)。
復雜處理器內部的存儲器子系統。
MMU則是用來支持存儲器管理的硬件單元，滿足現代平臺操作系統內存管理的需要；它主要包括兩個功能：壹是支持虛擬/物理地址映射，二是提供不同存儲器地址空間的保護機制。壹個簡單的例子可以幫助我們理解MMU的功能，
在壹個操作系統下，程序開發人員都是在操作系統給定的API和編程模型下開發程序；操作系統通常只開放壹個確定的存儲器地址空間給用戶。這樣就帶來 壹個直接的問題，所有的應用程序都使用了相同的存儲器地址空間，如果這些程序同時啟動的話(在現在的多任務系統中這是非常常見的)，就會產生存儲器訪問沖 突。那操作系統是如何來避免這個問題的呢？
操作系統會利用MMU硬件單元完成 存儲器訪問虛擬地址到物理地址的轉換。所謂虛擬地址就是程序員在程序中使用的邏輯地址，而物理地址則是真實存儲器單元的空間地址。MMU通過壹定的規則， 可以把相同的虛擬地址映射到不同的物理地址上去。這樣，即使有多個使用相同虛擬地址的程序進程啟動，也可以通過MMU調度把它們映射到不同的物理地址上 去，不會造成系統錯誤。
MMU的功能和作用。
MMU 處理地址映射功能之外，還能給不同的地址空間設置不同的訪問屬性。比如操作系統把自己的內核程序地址空間設置為用戶模式下不可訪問，這樣的話用戶應用程序 就無法訪問到該空間，從而保證操作系統內核的安全性。MPU與MMU的區別在於它只有給地址空間設置訪問屬性的功能而沒有地址映射功能。
Cache以及MMU等硬件單元的引入，給系統程序員的編程模型帶來了許多全新的變化。除了需要掌握基本的概念和使用方法之外，下面幾個針對系統優化的點既有趣又重要：
1、系統實時性考慮
因 為保存地址映射規則的頁表(Page Table)非常龐大，通常MMU中只是存儲器了常用的壹小段頁表內容，大部分頁表內容都存儲於主存儲器裏面；當調用新的地址映射規則時，MMU可能需要 讀取主存儲器來更新頁表。這在某些情況下會造成系統實時性的丟失。比如當需要執行壹段關鍵的程序代碼時，如果不巧這段代碼使用的地址空間不在當前MMU的 頁表處理範圍裏面，則MMU首先需要更新頁表，然後完成地址映射，接著才能相應存儲器訪問；整個地址譯碼過程非常長，給實時性帶來非常大的不利影響。所以 壹般來說帶MMU和Cache的系統在實時性上不如壹些簡單的處理器；不過也有壹些辦法能夠幫助提高這些系統的實時效率。
壹 個簡單的辦法是在需要的時候關閉MMU和Cache，這樣就變成壹個簡單處理器了，可以馬上提高系統實時性。當然很多情況下這不可行；在ARM的MMU和 Cache設計中，有壹個鎖定的功能，就是說妳可以指定某壹塊頁表在MMU中不會被更新掉，某壹段代碼或數據可以在Cache中鎖定而不會被刷新掉；程序 員可以利用這個功能來支持那些實時性要求最高的代碼，保證這些代碼始終能夠得到最快的響應和支持。
2、系統軟件優化
在 嵌入式系統開發中，很多系統軟件優化的方法都是相同和通用的，多數情況下這種規則也適用於ARM9E架構上。如果妳已經是壹個ARM7的編程高手，那麽恭 喜妳，以前妳掌握的優化方法完全可以用在新的ARM9E平臺上，但是會有壹些新的特性需要妳加倍註意。最重要的便是Cache的作用，Cache本身並不 帶來編程模型和接口的變化，但是如果我們考察Cache的行為，就能夠發現對於軟件優化，Cache是有比較大的影響的。
Cache 在物理上就是壹塊高速SRAM，ARM9E的Cache組織寬度(cache line)都是4個word(也就是32個字節)；Cache的行為受系統控制器控制而不是程序員，系統控制器會把最近訪問存儲器地址附近的內容復制到 Cache中去，這樣，當CPU訪問下壹個存儲器單元的時候(這個訪問既可能是取指，也可能是數據)，可能這個存儲器單元的內容已經在Cache裏了，所 以CPU不需要真的到主存儲器上去讀取內容，而直接讀取Cache高速緩存上面的內容就可以了，從而加快了訪問的速度。從Cache的工作原理我們可以看 到，其實Cache的調度是基於概率的，CPU要訪問的數據既可能在Cache中已經存在(Cache hit)，也可能沒有存在(Cache miss)。在Cache miss的情況下，CPU訪問存儲器的速度會比沒有Cache的情況更壞，因為CPU除了要從存儲器訪問數據以外，還需要處理Cache hit或miss的判斷，以及Cache內容的刷新等動作。只有當Cache hit帶來的好處超過Cache miss帶來的犧牲的時候，系統的整體性能才能得到提高，所以Cache的命中率成為壹個非常重要的優化指標。
根 據Cache行為的特點，我們可以直觀地得到提高Cache命中率的壹些方法，如盡可能把功能相關的代碼和數據放置在壹起，減少跳轉次數；跳轉經常會引起 Cache miss。保持合適的函數大小，不要書寫太多過小的函數體，因為線性的程序執行流程是最為Cache友好的。循環體最好放置在4個word對齊的地址，這 樣就能保證循環體在Cache中是行對齊的，並且占用最少的Cache行數，使得被多次調用的循環體得到更好的執行效率。
性能和效率的提升
前 面介紹了ARM9E相比於ARM7性能上的提高，這不僅表現在ARM9E有更快的主頻、更多的硬件特性上面，還體現在某些指令的執行效率上面。執行效率我 們可以用CPU的時鐘周期數(Cycle)來衡量；運行同壹段程序，ARM9E的處理器可以比ARM7節省大約30%左右的時鐘周期。
效 率的提高主要來自於ARM9E對於Load-Store指令執行效率的增強。我們知道在RISC架構的處理器中，程序中大約有30%的指令是Load- Store指令，這些指令的效率對系統效率的貢獻是最明顯的。ARM9E中有兩個因素幫助提高Load-Store指令的效率：
1)ARM9內核是哈佛架構，擁有獨立的指令和數據總線；相對應，ARM7內核是指令和數據總線復用的馮?諾依曼架構。
2)ARM9的5級流水線設計把存儲器訪問和寄存器寫回放在不同的流水上面。
兩 者結合，使得在指令流的執行過程中每個CPU時鐘周期都可以完成壹個Load或Store指令。下面的表格比較了ARM7和ARM9處理器之間的Load -Store指令。從中可以看出所有的Store指令ARM9比ARM7省1個周期，Load指令可以省2個周期(在沒有互鎖的情況下，編譯工具能夠通過 編譯優化消除大多數的互鎖可能)。
綜合各種因素，ARM9E處理器擁有非常強大的性能。但是在實際的系統設計中，設計人員並不總是把處理器性能開到最大，理想情況是把處理器和系統運行頻率降 低，使得性能剛好能滿足應用需求；達到節省功耗和成本的目的。在評估系統能夠提供的處理器能力過程中，DMIPS指標被很多人采用；同時它也被廣泛應用於 不同處理器間的性能比較。
但是用DMIPS來衡量處理器性能存在很大的缺陷。 DMIPS並非字面上每秒百萬條指令的意思，它是壹個測量 CPU運行壹個叫Dhrystone的測試程序時表現出來的相對性能高低的壹個單位(很多場合人們也習慣用MIPS作為這個性能指標的單位)。因為基於程 序的測試容易受到惡意優化的幹擾，並且DMIPS指標值的發布不受任何機構的監督，所以使用DMIPS進行評估時要慎重。例如對Dhrystone測試程 序進行不同的編譯處理，在同壹個處理器上運行也可以得出差別很大的結果，如圖4中是ARM926EJ在32位0等待存儲器上運行測試程序的結果。ARM壹 直采用比較保守的值作為CPU的DMIPS標稱值，如ARM926EJ是1.1DMPS/MHz。
圖4：不同測試條件下ARM926EJ處理器的DMIPS值。
DMIPS 另外壹個缺點是不能測量處理器的數字信號處理能力和Cache/MMU子系統的性能。因為Dhrystone測試程序不包含DSP表達式，只包含壹些整型 運算和字符串處理，並且測試程序偏小，幾乎可以完整地放在Cache裏面運行而無需與外部存儲器進行交互。這樣就難以反映處理器在壹個真實系統中的真正性 能。
壹種值得鼓勵的評估方法是站在系統的角度看問題，而不僅僅拘泥於CPU本身；而系統性能評估最好的測試向量就是用戶應用程序或相近的測試程序，這是用戶所需的最真實的結果。
ARM9E處理器的DSP運算能力
伴 隨應用程序的多樣化和復雜化，諸如多媒體、音視頻功能在嵌入式系統裏面也是全面開花。這些應用需要相當的DSP處理能力；如果是在傳統的RISC架構上實 現這些算法，所需的資源(頻率和存儲器等)會非常不經濟。ARM9E處理器壹個非常重要的優勢就是擁有輕量級的DSP處理能力，以非常小的成本(CPU增 加功能需要增加硬件)換來了非常實用的DSP性能。
因為CPU的DSP能力並不直接反映在像DMIPS這樣的評測指標中，同時像以前的ARM7處理器中也沒有類似的概念；所以這壹點對所有使用ARM9E處理器進行開發的人來說，都是需要註意的壹個要點。
ARM9E的DSP擴展指令如表2所示，主要包括三個類型。
1)單周期的16x16和32x16 MAC操作，因為數字信號處理中甚少32位寬的操作數，在32位寄存器中可以對操作數分段運算顯得非常有用。
2)對原有的算術運算指令增加了飽和處理擴展，所謂飽和運算，就是當運算結果大於壹個上限或小於壹個下限時，結果就等於上限或是下限；飽和處理在音頻數據和視頻像素處理中普遍使用，現在壹條單周期飽和運算指令就能夠完成普通RISC指令“運算-判斷-取值”這壹系列操作。
3)前導零(CLZ)運算指令，提高了歸壹化和浮點運算以及除法操作的性能。
以 流行的MP3解碼程序為例。整個解碼過程中前端的三個步驟是運算量最大的，包括比特流的讀入(解包)、霍夫曼譯碼還有反量化采樣(逆變換)。ARM9E的 DSP指令正好可以高效地完成這些運算。以44.1 KHz@128 kbps碼率的MP3音樂文件為例，ARM7TDMI需要占用20MHz以上的資源，而ARM926EJ則只要小於10MHz的資源
在 從ARM7到ARM9的平臺轉變過程中，有壹件事情是非常值得慶幸的，即ARM9E能夠完全地向後兼容ARM7上的軟件；並且開發人員面對的編程模型和架 構基礎也保持壹致。但是畢竟ARM9E中增加了很多新的特性，為了充分利用這些新的資源，把系統性能優化好，需要我們對ARM9E做更多深入地了解。