Verilog HDL程序有個問題，希望大蝦幫忙解決下Error (10119): Verilog HDL Loop Statement error 先不說妳這個問題。既然妳是用原理圖做出來了，那就是說妳是想硬件實現嘍。這樣的話，這些行為模型是不行的。這玩意不能變成硬件。always裏不能嵌套forever。 上篇: 三維彩超什麽時候做最好？ 下篇: 不同樣式梯子欣賞及使用註意事項