硬件工程師知識點7- layout review rule
Placement
1.? DCDC的3個電流回流路徑
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PWM信號為high時，Vin-high side MOS-L-Cout/負載-Co CAP GND回流路徑。
PWM為low時，L/Cout-負載-Co CAP GND回流路徑。
High-side MOS G極電流路徑，Cboot/VCC-Rboot-driver-Rgate。
電流的環路相當於壹根流著電流的線圈，類似於壹根天線， L與環路面積成正比，與周長成反比，環 路 面積越大，EMI輻射越大，所以在placement時需保證回流路徑最小。
2. DCDC SW/PWM/MOS gate/Vin/BOOT信號為幹擾源，di/dt or dv/dt，所有net/via/shape應遠離這些net，space至少15mils以上。
3. DCDC FB/ compensation/SVID/Isense/Tsense/Vsense/Vref…模擬/敏感信號應遠離開關電源本身的幹擾源，走線長度盡量短，換層盡量少，減小引線寄生容抗和感抗。
4. 電感下方鏤空，不允許走線，特別是高速信號、敏感信號、頻率點接近開關頻率信號、邏輯電平較低的信號等等，以防串擾和EMI。
5.? BST Cboot和Rboot擺放應盡量接近BST pin和SWpin，如Vin power shape換層切割註意換層處形狀最好保持重疊壹致。
6.? Vin去耦電容的擺放應離pin腳盡量近，且盡量擺放在同壹層，電容排列按從大到小排列，小電容去耦半徑較小。Vo芯片端輸出電容同樣應靠近電感和芯片由從大到順序擺放。
7.? 電源各子系統的擺放不要集中在壹塊，間隔壹定距離，保持良好的散熱條件。
8.? Tsense器件（thermal sensor/溫敏電阻）應靠近所需要采樣點，遠離不相關的發熱源。
9.? Thermal pad及power GND多打via孔，減小寄生電容和等效熱阻，如芯片中心的GND pad，發熱元器件的GND shape，利於熱量流通到地層散熱。
10.? 發熱元器件，如電感/MOS，不能正反面均放置。
Trace route
1. 各個電流全盤回路應依據輸出電流和疊層厚度檢查shape/via/net走線是否滿足。如Vin-MOS-L-C等。銅皮過電流密度30A/m2，按經驗值0.5oz銅皮40mil走1A，18D via 0.5A，30D via 1A；1oz銅皮20mil走1A，18D via 1A，需要考慮換層層面是否都是1oz。
2. BST線路trace width>20mils或按照芯片spec要求，support更大充電電流，利於high-side MOS的開關速度。
3. LGATE/HGATE/compensation等信號走線width >10mils或按spec要求。
4. SW/PWM/BST等幹擾源信號相鄰層不能有敏感/高頻信號平行走線compensation/Isense/Tsense/Vsense/Vref等走線width需要按經驗和spec加寬(>10mils)及做GND屏蔽，與其他net/via/shape spacing 15mils以上。
5. 所有重要/電源/高頻信號的走線要有連續的參考層，特別是有特殊情況挖了相鄰GND參考層的，與考層距離會引起特性阻抗變化，造成阻抗不連續，引起反射。
Current path check or IR drop simulation
在電流的考量中，我們往往清楚每個power的輸出電流和device的負載電流，但check的僅僅在輸出端和負載端，並沒有check電流輸出過程。
比如DCDC 3.3A/15A，各device
5+5+5，我們經常只check輸出端shape 40*15=600mils和輸入端某個device A 5*40=200mils，但有可能device A和B在壹邊，device C在主板另壹邊，而layout分shape時這壹路只分了200mils，layout也註意到device A和device B輸入端都鋪了200mils，但事實上前面的過程其實只有200mils。事實上我們的device遠比3個多，就更容易犯錯誤，導致device供電不足。
我們根據CPU/PCH/IC/device power consumption制作power budget表格，每壹個power從電流最源頭開始check，highlight整個power rail，check current path是否OK。
High-speed signals
Theory
1. 信號的設計和layout都是為了信號功能和信號完整性，了解信號的本質能夠幫助我們理解為什麽要這樣走線。
2. 高速信號的定義，信號的走線長度大於信號波長的1/6，或者信號的上升時間小於傳輸延時TD 6倍時，該信號在傳輸時視為高速信號。[if !supportLists]l? [endif]信號傳輸的本質是電磁場的建立與傳播。故信號需要參考層構成完整的回流路徑，在低頻時信號總是走低阻抗路徑，高頻時感性阻抗成為影響阻抗的主要因素，高頻時信號總是走低感抗路徑。
3. 信號完整性問題大致分為3種，反射、串擾、EMC。反射的本質是阻抗不匹配，串擾的本質是互感和互容，EMC的本質是電壓電流引起的電磁場變化。
4. 我們在分析信號時，不能單純從時域角度去看，如數字信號的輸出波形是完美的矩形波，在頻域裏，通過頻譜可以看到其有基波和諧波的定義，了解頻域的知識有助於理解信號。
5. via存在寄生容抗會損耗高頻分量，via寄生感抗增加時延TD，引起jitter增大
6. 信號頻率上升到幾GHz後，信號的傳輸會出現趨膚效應，電流開始往傳輸線表面分布，在高頻時，感抗將成為影響阻抗的主要因素，電流總是流過最小的感抗路徑。
Layout rule
1. layout check應習慣打開TOP/BOT以及鄰近參考層檢查，打開TOP/BOT目的是避免信號走在大dv/dt、dI/dt、磁性、晶振等器件下方，避免與pad/via/螺絲孔距離過近；打開鄰近層，壹方面便於檢查參考層，壹方面避免相鄰層並行走線。
2. 所有的高速信號應有連續的參考層，保持特性阻抗不變；如果參考層發生變化，在前後參考層間增加耦合電容。
3. 時鐘信號是EMC影響的最大因素之壹，時鐘線應盡量少打via，保持安全的3W/4W （15mils）spacing 原則（3W能減小70%的電場幹擾），避免和其他走線並行走線。時鐘晶振下方鏤空，不要走線，並對CLK信號包地處理。
4. 所有的高速信號都必須有良好的回流路徑，減小電流回流路徑。高速信號換層需要在信號via周圍50mils內增加參考層via，信號換層參考層也會變化，增加換層via，保證前後參考層的連續。
5. 高速信號的拐角遵循>120°原則，過小的拐角等於線寬變過大，導致特性阻抗突變嚴重，引起阻抗不連續，造成信號反射；另壹方面，拐角可以等效於壹個很小的容性負載，減緩信號上升時間。
6. 高速信號相鄰層避免並行走線，以大於30°角度走線（垂直走線is perfect），減少層間串擾（串擾的本質），目前大部分signal層間都有GND層，能夠極大地減小層間串擾。
7. 高速信號差分對走線保持並行，兩者之間避免via、器件存在。
8. 差分對之間的繞線，應盡量在靠近導致長度不壹致的那端繞線，這樣阻抗不連續出現的反射只會在源端/末端就產生，不會在走線中被不斷傳播放大；單次繞線長度不宜超過100mils，繞線的每段應保持壹致，這樣能夠保證等效電氣長度最短。
9. 短樁線stub會增加信號存在寄生容抗和引線電感，應盡量短，沒必要的盡量去除，如測試點、co-lay線路、pull high/low等。
10. 高速差分對P/N mismatch應符合spec，壹般layer ±10mils，total ±5mils。
11. 高速信號線避免在多層走線時形成等效的閉環，自環將引起EMI/EMS問題。
12. Layout走線長度不得與其波長成整數倍關系，以免產生諧振現象，λ=v/f，FR4信號傳播速率為光速的1/2。
13. 高速信號的串聯匹配電阻應靠近發送端/接收端擺放（串聯匹配電阻壹般在源端），並聯匹配電阻應根據要求靠近發送端/接收端端擺放。
14. 耦合電容壹般TX擺放在發送端，RX擺放在接收端。對於有redriver/retimer的設計，根據其相應spec要求擺放（有的spec要求都擺放在redriver端）
15. 高速信號走線應避開高壓高流高溫變化、感性、磁性信號及器件，dv/di/會引起電場/磁場變化引發EMC問題，高溫影響介電常數引發阻抗變化，在layout review時養成打開TOP/BOT層檢查的習慣。
16. 芯片內部Die到封裝，以及breakout走線都存在引線電感，breakout盡量走短。
17. 高速信號的layout check應打開相鄰層、TOP層、BOT層，從發送端開始檢查。
18. 高速信號在板邊走線時，靠近板邊的那段在信號與板邊需增加GND屏蔽，防止邊沿效應產生的EMC問題。
19. 高速信號對應的參考層區域應該避免切割、打anti-pad，參考層變化會引起特性阻抗變化，切割會導致電流回流路徑過長，較worse的情況會使電流形成環路造成EMI問題。
20. DDR 同壹組的CLK與CMD/CTRL/ADD信號mismatch<1000mils，同壹組CMD和ADDR mismatch <50mils,CLK與CTRL信號mismatch<25mils