用VHDL語言描述壹個分頻器，將10MHZ分頻成1KHZ，拜托高手幫忙！
這是壹個將1MHZ的分頻1HZ的，妳看下程序，改下下面的參數就是妳要的了
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(clk:in std_logic;
clock:out std_logic)j;
end;
architecture art of fenpin is
signal count:integer range 0 to 500000;
signal clk_data:std_logic;
begin
process(clk)
begin
if clk'event and clk='1' then
if count=500000 then -------頻率多大，妳可以改這個 計算公式為
count<=0; f1=2*count*f2,f1為分頻前的頻率
clk_data<=not clk_data; f2為分頻後的頻率
else count<=count_1;
end if;
end if;
clock<=clk_data;
end process;
end art;