cadence 中怎麽使用XNET
的數據線、時鐘線、片選及其它控制信號需要進行線長匹配，由此提出以下布線求： 1. SDRAM
時鐘信號：時鐘信號頻率較高，為避免傳輸線效應，按照工作頻率達到或超過75MHz時布線長度應在1000mil以內的原則及為避免與相鄰信號產生串擾。走線長度不超過1000mil，線寬10mil，內部間距5mil，外部間距30mil，要求差分布線，精確匹配差分對走線。誤差允許在20mil以內。
2.地址,片選及其它控制信號：線寬5mil，外部間距12mil，內部間距10mil。盡量走成菊花鏈拓補。可有效控制高次諧波幹擾，可比時鐘線長，但不能短。 3. SDRAM數據線：線寬5mil，內部間距5mil，外部間距8mil，盡量在同壹層布線，數據線與時鐘線的線長差控制在50mil內。 根據布線要求，在Allegro中設置不同的約束：針對線寬設置3 個約束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，設置完約束後將約束添加到對應的net
上。使得各個net都具有線寬、線距約束屬性。最後為不同的信號組選擇合適的約束即可。但是設置的約束在系統CPU內部是無法達到的。因為EP9315為BGA封裝。pin間距1.27毫米，顯然在
CPU內部，線寬線距無法達到上述
要求，利用Allegro設置CPU特殊走線區域cpu_area。並加上area屬性，在此區域中另設置適合BGA內部走線的約束。 Xnet在IDE總線等長布線中的應 系統中的IDE接口設計 EP9315
強大的外設接口能力能夠直接驅動
IDE
硬盤，布線時需要註意
IDE
總線的等長設置，但是
IDE
總線這類高速線需要端接匹配，
可以防止信號反射和回流。
如圖
2
所示其中的排阻起到了端接匹配的作用，
但使得整個走線被分為好幾個
NET
，而
Allegro
中常用的走線長度設置
propagation_delay
和
relative_p
ropagation_delay
只能針對同壹
NET
設置
.IDE
總線信號由
EP9315
扇出，要求
EP9315
到
IDE
接口走線
DD*
+UBDD*(
如圖
2
中
NET)
等長，誤差為
+/-20mil
，最簡單的方法是分別設置
DD*
等長和
UBDD*
等長，誤差各位
+/-10mil
，就可以達到要求，但是增加了布線難度，特別當
DD*
有較大繞線空間。而
UBDD*
沒有足夠繞線空
間時。這樣設置等長不可行。
Allegro
提供了壹種方法，將
DD*
和
UBDD*
走線相加再進行等長比對，這就要
用到
Xnet